纳米压印与直接键合在 CPO 的应用

01

互连瓶颈与 CPO

演讲的出发点很直接：AI 基础设施的下一个瓶颈不在运算，而在连接。当 GPU 丛集的规模增加，芯片之间、板卡之间与机柜之间的资料搬移，会逐渐占去频宽、延迟与功率效率的预算，传统铜互连在这 3 项指标上同时吃紧 [1]。

光电共封装（CPO）的做法，是把光学 I/O 移到更靠近运算芯片的位置。电讯号走的路径愈短，驱动所需的能量愈少，可承载的频宽也愈高。图1 是讲者用来说明这个概念的演进图，由上到下依序是可插拔光学（Pluggable Optics）、Near Package Optics（NPO）与 Co-Packaged Optics。在 Pluggable Optics 中，ASIC 位于基板上，光学元件（OE）则放在可插拔模块内，模块再插到系统板上，图中红线所示的电讯号路径要穿过基板与系统板，距离最长。NPO 把 OE 直接放到系统板上，位置靠近 ASIC，电路径因此缩短。Co-Packaged Optics 则把 OE 与 ASIC 放在同一片基板上，电路径缩到最短，讯号离开封装后以光纤传送。

图1　从 Pluggable Optics 到 NPO 再到 Co-Packaged Optics 的演进，红线为 ASIC 与光学元件 OE 之间的电讯号路径，路径逐级缩短

投影片接着指出，CPO 需要透过先进封装技术，将光子与电子元件紧密整合。这句话是整场演讲的主轴。本文接下来依序说明 2 大类晶圆级制程：纳米压印用来成型光学结构，晶圆键合用来接合不同材料与芯片。

02

光子跟随电子的封装演进

要理解封装为何对光子技术相当重要，可以先看电子封装走过的路。图2 把电子与光子的演进并排比较。电子端的第 1 阶段是 1D 整合，也就是 1 颗 BGA 封装焊在 PCB 板上。第 2 阶段是 2D 整合，数颗 BGA 并排在模块基板上，或是基板之间再相叠。第 3 阶段是 2.5D 与 3D 整合：2.5D 是 Die 1 与 Die 2 并排在 Interposer 上，再放到基板上；3D 则是 Die 2 直接叠在 Die 1 上，以垂直的连接柱导通。投影片把 2.5D 与 3D 标示为电子端的 Today。

光子端依循相同的逻辑，只是进度落后 1 个阶段。第 1 阶段是 Photonic Wire Bonding，用 1 条光学导线连接 PIC 1 与 PIC 2，属于 1D。第 2 阶段是 2D 光学互连，在 2 颗光电子芯片之间以多条平行波导连接，投影片将这一阶段标示为 Today。第 3 阶段是 2.5D 与 3D 光学互连，画面中 4 层 DRAM 各自搭配 1 颗 PIC 垂直堆栈，下方是带有波导（WG）的光子 Interposer，光讯号经由光栅耦合器进出，投影片将这一阶段标示为 Upcoming。图中也可以看到，EVG 的标志出现在 Today 与 Upcoming 的方框内，表示这些阶段都属于其制程涵盖的范围。讲者的标题是 Photons Follow Electrons，意思是电子封装已验证过的键合、堆栈与 Interposer 技术，正逐步移植到光学上。

图2　电子端（1D、2D、2.5D/3D 整合）与光子端（Photonic Wire Bonding、2D 光学互连、2.5D/3D 光学互连）的演进对照，并标示 Today 与 Upcoming 阶段

03

光学引擎与制程的对应

在进入个别制程之前，讲者先介绍所有制程服务的对象：光学引擎。图3 的左上方是 CPO 封装的俯视示意，中央的 GPU 与 4 颗 HBM 周围放置光学引擎（图中标示 EC 的小方块）。下方的剖面图显示光学引擎的结构：EIC 叠在光电子芯片（PIC）之上，边缘接上光纤阵列单元（FAU），负责光的进出，PIC 底部则是焊球，连到封装基板。

图右侧的圆圈放大了 PIC 的内容，包含光源（Light source）、调变器驱动器（Modulator Driver）、EO 调变器（EO Modulator）、环形共振器（Ring Resonator）、光二极管（Photo Diode）与光栅耦合器（Grating Coupler）。这几个元件构成光收发的基本功能。图上方还有 2 个圆形放大图，分别标示 Bonding 与 Nanoimprint，对应本文要谈的 2 大类制程。讲者表示，EVG 的晶圆键合与纳米压印制程组合，能涵盖 CPO 制造中多种关键需求。

图3　CPO 封装上的光学引擎（EIC、PIC 与 FAU）、PIC 内的功能元件，以及对应的 2 类制程：晶圆键合与纳米压印

04

纳米压印在 CPO 的角色

演讲的第 1 部分主题是纳米压印微影，投影片的标题为 Nanoimprint Lithography as a Scalable Technology for Optics Integration。纳米压印（NIL）以模板直接压入薄层的压印材料，再经紫外光固化后脱模，图形由模板的形状决定，而不是靠光线经光罩投影。因此，NIL 可以复制曲面、斜面等 3D 结构，这些结构以传统微影不容易做出。

图4 以光学引擎为中心，周围列出 6 项应用，每一项都配有电子显微镜影像：光纤耦合结构的压印（Imprinting of fiber coupling structures）、晶圆级垂直耦合结构（Wafer-level vertical coupling structures）、在复杂 3D 地形中选择性压印光学元件、最佳化的 3D 波导结构、用于 MicroLED 阵列光线准直的透镜成型，以及 DFB 激光光栅的压印。其中光纤耦合与 3D 地形压印的影像，来源标示为 Teramount 与 molex。图下方的结论是，这些应用都有成熟的量产（HVM）压印制程支援。

图4　NIL 在光学引擎中的 6 项应用：光纤耦合结构、晶圆级垂直耦合结构、3D 地形选择性压印、3D 波导、MicroLED 透镜成型与 DFB 激光光栅

图5 说明 EVG 以紫外光纳米压印（UV-NIL）涵盖这些应用的 2 种制程。左侧的示意图是基本的压印流程：模板靠近已涂布材料的基板，材料填入模板后固化，最后模板移开，留下复制的结构。

第 1 种制程是 SmartNIL，适用于精细且贴合表面的结构。投影片列出 5 项特性：结构高度可达 20 μm、对表面高度贴合、对准精度可达 2 μm、可精确控制残余层，以及适合蚀刻转印。残余层指压印结构底下留下的薄膜，控制其厚度，后续才能把图形均匀地蚀刻转印到下方材料。第 2 种是微光学制作（Micro Optics Fabrication），针对从 μm 到 mm 尺度的特征，使用刚性背板，对准精度可达 300 nm，同样具备残余层控制与蚀刻转印能力。右侧的电子显微镜影像来自 EVG 与 Tekscend、Teramount、Nanoscribe 的合作。

图5　EVG UV-NIL 支援的制程：压印流程示意、SmartNIL（结构高度可达 20 μm、对准精度可达 2 μm）与微光学制作（对准精度可达 300 nm）

05

光纤对芯片耦合

第 1 个详细的应用案例是光纤与芯片之间的连接，这是 CPO 封装中最不容易的步骤之一。图6 呈现 Teramount 的 Photonic Plug 与 Photonic Bump，这 2 项产品皆以 NIL 制作。投影片注明，Teramount 最近已被 Molex 收购。

讲者说明这个案例的 3 个特点。首先，压印发生在深度约 20 μm 的沟槽内，也就是在深腔中压印。其次，结构与 V 型槽（v-grooves）光纤组装搭配使用。第 3，光纤沟槽与反射镜完全对准，这是因为光纤沟槽与反射镜都由微影与压印定义，不必靠人工逐一调整。图中 3 张影像由局部到整片晶圆：左图是 PhotonicPlug 光纤连接器；中图是 PhotonicBump，包含光束扩展反射镜与偏折（mode-match）反射镜；右图是在 8 吋硅基光电子晶圆上，于 20 μm 深的结构内完成压印的 PhotonicBump。右图显示这项制程已经能在整片晶圆上进行，而非只在实验室的小片样品上。

图6　Teramount 的 PhotonicPlug 光纤连接器、PhotonicBump 的光束扩展与偏折反射镜，以及在 8 吋硅基光电子晶圆上于 20 μm 结构内完成的压印

06

晶圆级垂直耦合

第 2 个应用案例是光进出光电子芯片的方式。图7 比较边缘耦合（Edge coupling）与垂直耦合（Vertical coupling）。边缘耦合让光纤的光从芯片侧边进入，目前的 CPO 架构常采用，光学效率高。缺点有 2 项：整合复杂，且面积使用效率不佳，因为连接点只能沿着芯片边缘排列。垂直耦合则把光折向芯片表面，从上方进出。优点是 I/O 密度的扩充性佳，也支援高效率的晶圆级测试，因为不必先切割芯片就能探测。代价是光学损耗稍高，并且对波长与偏振较敏感，讲者表示，这些缺点可透过最佳化设计与新的耦合策略降低。

图7　边缘耦合与垂直耦合的示意图及优缺点比较

图8 列出实现垂直耦合的 3 类结构。第 1 类是光束偏折与 45° 反射镜，影像来源为 EVG 与 Teramount，可在波导末端把光转折 90°。第 2 类是光栅耦合器，影像来自 EVG 参与的欧盟计划 Tinker，利用光栅把光绕射出芯片平面。第 3 类是超颖透镜（metalens），影像来自 EVG 与 Tekscend Photomask 的合作，以纳米尺度的柱阵列控制光束。左下方的 2 张剖面图显示硅层位于 SiO2 之上，波导末端分别接直线斜面反射镜与曲面反射镜。

讲者指出，EVG 的 SmartNIL 与晶圆级光学（WLO）技术，可以量产这些垂直耦合元件，并提出 3 项理由。首先是设计自由度超越传统微影，可做出锐利边缘、曲面与高低不同的深宽比。其次是材料弹性，压印材料可与后续制程兼容。第 3 是以纳米等级的精度，搭配具成本效益的晶圆级制造。

图8　垂直耦合元件：光束偏折与 45° 反射镜、光栅耦合器、超颖透镜，以及硅与 SiO2 堆栈中直线与曲面反射镜的剖面示意

图9 说明这些结构如何制作，共有 3 条制程路线，每一条都以 3 张剖面图表示。第 1 条是永久压印（Permanent Imprinting），压印材料本身就是波导与光学元件：模板压入 UV-curing polymer，固化后留下带斜面的结构，斜面即作为反射镜。第 2 条是牺牲压印（Sacrificial Imprinting），聚合物只是屏蔽，压印后透过蚀刻把形状转印到无机材料上，最后的反射镜由硅构成。第 3 条是压印搭配区域性涂布（Imprinting + Area specific coating），在硅层上事先开好的沟槽内进行压印。图右上方的结论是，EVG 已有数种成熟、可量产的制程解决方案。

图9　晶圆级垂直耦合的 3 条压印制程路线：永久压印、牺牲压印（蚀刻转印至无机材料）、压印搭配区域性涂布（压印于沟槽内）

07

关键光学结构与光源

除了耦合之外，NIL 也能改善光子芯片中的核心结构。图10 的重点是降低光的传播损耗。因为模板可以形成真正的 3D 形状，NIL 能制作多阶的绕射光学元件、超颖透镜、倾斜光栅耦合器，以及多层或圆角的波导。投影片同时提到超平滑的侧壁粗糙度，这一点相当重要，因为侧壁粗糙会散射光线并增加损耗；另一项是高分辨率与低持有成本。图中左侧的影像标示为高精度曲面元件，比例尺为 200 nm；中间与右侧是压印在晶圆上的光子结构，来源为 EV Group 与 CEA Leti，属于欧盟 Horizon 2020 计划（Grant Agreement No. 958472）的成果 [3]。这类元件采用专为蚀刻转印至 Si 或 SiN 设计的压印制程。

图10　NIL 制作的关键光学结构：高精度曲面元件（比例尺 200 nm）与压印在光电子晶圆上的图形

NIL 的最后一个应用是光源，图11 涵盖 2 种光源。左侧是激光，以压印制作 DFB 激光的光栅，也就是用来选择单一波长的周期结构。激光光栅的周期必须非常准确，图中的曲线显示连续 25 次压印的周期误差，以散射量测（scatterometry）取得，误差曲线在 0 附近起伏，幅度小于 ±0.005%，讲者称之为无可比拟的压印准确度。

右侧是 MicroLED，可作为光连接的低成本光源。示意图显示 CMOS 之上的 MicroLED 阵列，每颗 MicroLED 上方成型 1 个透镜，将光线准直，使光能耦合进光纤，旁边另有供光纤接合用的 Bond Frame。透镜与接合框架可在同一道制程中完成。投影片列出 4 项重点：精确控制残余层与透镜形状、高对准精度、材料可靠性，以及透镜与接合框架一次制作。

图11　NIL 在光源的应用：DFB 激光光栅（含连续 25 次压印的周期误差图），以及 MicroLED 阵列的透镜成型与供光纤接合的 Bond Frame

08

晶圆键合在 CPO 的角色

演讲的第 2 部分从成型结构转到接合材料，标题为 The Critical Role of Wafer Bonding in Co-Packaged Optics。图12 的核心观察是，CPO 光学引擎需要硅本身无法提供的材料，而晶圆键合正是把这些材料整合进来的方法。投影片把应用分成 2 大类，并以 PIC 与光学引擎剖面作为中心。

左侧是融合与混合键合（Fusion & Hybrid Bonding），2 片表面（通常是氧化层）接触后形成永久键结。图中有 3 项应用：第 1 项是为高速光调变而做的材料转移，影像是铌酸锂（LiNbO3）键合在 SiO2 上的 TEM；第 2 项是光源整合，也就是 III-V 材料转移，影像是 InP 键合在 Si 上；第 3 项是混合键合，用于低寄生的 EIC 与 PIC 整合，影像来自 IMEC，可看到键合界面与上下焊垫（PADT、PADB）。右侧是无氧化层融合键合（Oxide-free Fusion Bonding），产品名称为 ComBond，应用有 2 项：高导热界面，用于整合散热片；以及具高光学穿透性界面的光源整合，影像为 GaAs 与 Si 的界面。投影片最后指出，这些应用都有成熟的晶圆对晶圆（W2W）与晶粒对晶圆（D2W）键合制程支援。

图12　晶圆键合在光学引擎中的应用：调变材料转移、III-V 光源整合、EIC 与 PIC 的混合键合，以及 ComBond 无氧化层键合（散热片与高穿透性界面）

09

调变材料的整合

硅是良好的波导材料，但作为调变器却有限，要达到更高的调变速度，常需要其他电光晶体。图13 介绍 3 种材料：铌酸锂（LiNbO3）、钽酸锂（LiTaO3）与钛酸钡（BaTiO3，简称 BTO）。左侧画出各自的晶体结构与离子，例如 Li+、Nb5+、Ta5+、Ba2+、Ti4+ 与 O2-。这 3 种材料的共同点，是兼具低光学损耗与强普克尔斯效应（Pockels effect），也就是折射率随外加电压线性改变，调变器因此能以高速编码资料。

右侧的表格比较电光系数 r33：LiTaO3 为 28 pm/V，LiNbO3 为 31 pm/V，BaTiO3 为 100 至 160 pm/V，因此 BTO 具有超高的电光系数。投影片也指出，晶粒对晶圆（D2W）融合键合可以高良率地把调变材料转移到光电子晶圆上。图下方列出 3 种可以建立在这些材料上的调变器：Mach-Zehnder、Micro-Ring 与 Electro-Absorption。

图13　电光材料（铌酸锂、钽酸锂、钛酸钡）的晶体结构、电光系数 r33 比较表，以及 Mach-Zehnder、Micro-Ring、Electro-Absorption 3 种调变器

图14 呈现制程流程，适用于薄膜铌酸锂（TFLN）、薄膜钽酸锂（TFLT）或 BTO 等快速调变材料。第 1 步是在施体晶圆上做 BTO 磊晶成长，接着切割成小晶粒。同时，光电子晶圆（PIC Wafer）依一般制程完成波导制作，波导（WG）埋在 SiO2 中，下方是硅基板。第 2 步是 D2W 键合，把晶粒放到需要调变器的位置，第 3 步以背面研磨移除施体基板，只留下覆在波导上方的薄层电光材料。最后一步是填隙、化学机械研磨（CMP）与电极形成。这种做法让昂贵的晶体只用在需要的位置，晶圆其余部分仍可在一般硅基光电子制程在线处理。

图14　D2W 融合键合整合电光材料的制程流程：施体晶圆磊晶与切割、波导制作、D2W 键合、背面研磨，以及填隙、CMP 与电极形成

图15 以铌酸锂为例，提供键合界面质量的证据。左图是 C-SAM（扫描式声波显微镜）影像，视野为 50 mm 的晶圆，显示薄膜铌酸锂（TFLN）与 SiO2 键合的晶粒经热退火后，整齐排列且没有明显的大面积空隙。右图是 TEM 影像，可看到铌酸锂与 SiO2 之间为薄而干净的界面。讲者报告的结果包括：高良率的调变材料转移与优良的界面质量、剪力（投影片写作 Share force）大于 100 N，以及集体式（Collective）D2W 与直接放置式（Direct Placement）D2W 键合有相近的结果。投影片同时说明，EVG 对 LiNbO3、LiTaO3 与钛酸钡有制程经验。

图15　铌酸锂晶粒转移后的 C-SAM 影像（左，经热退火，视野 50 mm），以及薄膜铌酸锂与 SiO2 键合界面的 TEM 影像（右）

10

以键合整合光源

硅的发光效率很低，因此 CPO 光学引擎需要来自 III-V 材料（例如 InP）的激光。图16 的左上方是整合结构的剖面。激光晶粒（Laser Die）来自重组的 III-V 晶圆（III-V Reconstituted wafer），键合在 SOI 晶圆制成的光电子晶圆（PIC Wafer）上。键合界面（例如 Si-InP）位于 III-V 层叠与硅元件层之间，正好在波导（Waveguide）上方，使激光光能耦合进波导。剖面图标示了各层：p 接触（p-contact）、BCB、n 接触（n-contact）、p-DBR、主动层（Active layer）、n-DBR、元件层（Si）、埋入氧化层（Buried oxide）与基板（Substrate）。

右侧的影像提供与调变材料类似的证据。TEM 影像显示 InP 与 Si 的界面，比例尺为 5 nm；C-SAM 影像显示 InP 与 SiO2 键合的晶粒经热退火后的状况；下方的照片是以集体式 D2W（Co-D2W）融合键合，在 SiO2 晶圆上键合 InP 晶粒的实例。投影片整理的结果是：InP 晶粒高良率地转移到光电子晶圆、界面质量优良、剪力大于 100 N，并且 EVG 对 InP、GaN、GaAs 等材料都有制程经验。

图16　III-V 激光晶粒键合在光电子晶圆上：元件剖面、TEM 键合界面、热退火后的 C-SAM 影像，以及以 Co-D2W 融合键合完成的 InP 晶粒晶圆

11

无氧化层键合 ComBond

一般融合键合会在 2 片晶圆之间留下极薄的氧化层。对许多电子元件而言这可以接受，但对热传导、电传导与光穿透来说，氧化层是一项限制。ComBond 就是为了去除氧化层而设计。图17 左上方是 EVG ComBond 设备的俯视图，为群集式机台；下方的流程框显示，在超高真空（Ultra-High Vacuum）中，先对上片晶圆（Top Wafer）与下片晶圆（Bottom Wafer）做氧化层移除（Oxide Removal），再把洁净的表面直接键合（Bonding）。

右侧列出无氧化层界面带来的 3 项好处，每项各配一张示意图：第 1 是高导电的键合界面，例如 Si-Si 与 Al-Al，旁边的 I-V 曲线是通过原点的直线，表示电流与电压成正比；第 2 是有效的热传导，红色箭头表示热可穿过界面；第 3 是低损耗的光学界面，黄色箭头表示光可穿过界面。投影片的标题是以无氧化层晶圆键合，实现新的元件架构。

图17　ComBond 无氧化层晶圆键合：群集式设备、超高真空下的氧化层移除与键合流程，以及高导电、有效热传导与低损耗光学界面 3 项好处

图18 把这些好处对应到 2 个应用。左侧是强化的 III-V 整合（Enhanced III-V Integration）：无氧化层键合可作为标准融合键合以外的另一种选择，具有最佳化的光学穿透性，并消除热瓶颈。由于 ComBond 制程可在室温下形成共价键，对热膨胀系数（CTE）与晶格不匹配的材料，也有较高的整合弹性。下方的 TEM 影像分别是 Si 与 GaAs、Si 与 GaN 的界面。

右侧是散热片（Heat-Spreader）。图中表格列出热导率：Si 为 139 W/m·K，Cu 为 401 W/m·K，SiC 4H 为 420 W/m·K，钻石为 2200 W/m·K，因此单晶钻石是理想的散热片材料，前提是能与芯片良好接合。讲者报告，在 EVG ComBond 上以表面活化键合形成 Si 与单晶钻石（Si-SCD）界面，界面热阻（TBR）约为 9.5 m2·K/GW，TEM 影像显示界面厚度约 3 nm，并附上 SCD 晶粒键合在 Si 基板上的影像，数据出自 Danner 等人 2025 年的论文 [2]。CPO 封装中，激光与电子芯片的热集中在很小的体积内，因此良好的散热路径是相当重要的需求。

图18　无氧化层界面的 2 项应用：III-V 整合（Si-GaAs、Si-GaN 的 TEM 影像），以及散热片整合（热导率比较表与 Si 与单晶钻石的键合界面）

12

EIC 与光电子芯片的混合键合

键合的最后一个应用，是电子芯片与光电子芯片之间的连接。图19 显示 3 种整合层级。2D 整合是 EIC 与 PIC 并排在基板上，以 μbump 连接；2.5D 整合是 EIC 与 PIC 放在 Interposer 上，同样用 μbump；3D 整合则是把 EIC 直接叠在 PIC 上，以 Cu-Cu 混合键合连接，另有搭配 TSV（through-silicon vias）的版本。

混合键合使 EIC 与 PIC 之间的电连接极短且低损耗。投影片列出的效益是超低寄生，因而可提高频宽与资料速率，并降低功耗，因为连线愈短、电容愈小，驱动所需的能量就愈少。右下方 IMEC 的剖面影像显示键合界面与上下焊垫（PADT、PADB），比例尺为 200 nm。讲者补充，这些做法建立在 EVG 于先进封装与 3D 整合中累积的 W2W 与 D2W 混合键合经验上，也呼应前面提到的光子跟随电子。

图19　EIC 与 PIC 的整合层级：2D（μbump 在基板上）、2.5D（μbump 在 Interposer 上）、3D（Cu-Cu 混合键合，含 TSV 版本），并附 IMEC 的键合界面剖面

13

研发中心与本文整理

演讲的最后谈到实务面：新的光子制程需要在真实晶圆上试做，才适合移往量产厂。图20 介绍 EVG 的 NILPhotonics 研发中心（Competence Center）与异质整合研发中心（Heterogeneous Integration Competence Center, HICC），定位为创新孵化器（Innovation Incubator）。投影片列出 3 项条件：超过 1300 m2 的无尘室面积（等级 10 至 100）与应用实验室；无尘室空间可租用，让客户能快速取得结果；以及符合 ISO 认证的高质量标准，并提供完整的文件与报告。口号是协助客户把自己的构想推进到量产。

图20　EVG 的 NILPhotonics 与异质整合研发中心：无尘室面积、可租用的无尘室空间，以及质量标准

纳米压印负责成型光学结构，包括耦合器、反射镜、透镜与激光光栅，可做出 3D 形状并达到纳米等级的控制；晶圆键合负责带入硅所缺少的材料，包括电光晶体、III-V 激光与钻石散热片，也负责以低寄生的方式连接电子芯片与光电子芯片。纳米压印与晶圆键合都是由成熟的半导体制造技术延伸而来的晶圆级制程。需要留意的是，这场演讲出自设备供应商，文中的数值皆为讲者所报告的结果，实际做设计决策时，仍应以独立的量测资料确认。

参考来源

[1] B. Dielacher, "Enabling Scalable CPO Architectures Through Nanoimprint Lithography and Direct Bonding," presented at Heterogeneous Integration Global Summit, SEMICON Taiwan 2026, Taipei, Taiwan, Sep. 4, 2026. EV Group.

[2] Danner et al., Jpn. J. Appl. Phys., vol. 64, 2025, Art. no. 04SP45.

[3] European Union's Horizon 2020 Programme, Grant Agreement No. 958472.

END

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